Июнь 2022
Пн Вт Ср Чт Пт Сб Вс
30 31 01 02 03 04 05
06 07 08 09 10 11 12
13 14 15 16 17 18 19
20 21 22 23 24 25 26
27 28 29 30 01 02 03
Новости компании

Семейства ПЛИС CPLD

Технические характеристики:

  • Задержка сигнала от входа до выхода 5 нсек;
  • Системная частота до 208МГц;
  • Компактные корпуса (VQFP, TQFP, CSP);
  • Поддержка стандартов ввода 2.5, 3.3 и 5.0В;
  • Поддержка стандартов вывода 2.5 и 3.3В;
  • Технология производства 0.35 микрон CMOS Flat Flash;
  • Перепрограммирование непосредственно в системе;
  • 4 кристалла ёмкостью от 36 до 288 макро ячеек и от 800 до 6400 системных вентилей;
  • До 90 термов на макроячейку;
  • Программируемый режим пониженной потребляемой мощности в каждой макроячейке;
  • Управление задержкой сигнала по любому из выходов;
  • Защита системы от копирования;
  • Полная поддержка сканирования в соответствии со стандартом IEEE Std 1149.1 (JTAG);
  • 10000 циклов перепрограммирования;
  • 20 лет хранения конфигурации;
  • Совместимость по выводам с семейством 5В XC9500.

Семейство CPLD XC9500XL предназначено для применения в телекоммуникационных и компьютерных системах. CPLD CoolRunnerII — это семейство программируемых вентильных матриц предназначенное для применения в системах с напряжением питания 1,8В.

Технические характеристики:

  • Самое быстрое семейство CPLD с низким энергопотреблением;
  • Потребление электроэнергии в статическом режиме менее 100 мкА;
  • Емкость от 32 до 512 макро ячеек;
  • Технология производства 0.18 микрон CMOS CPLD;
  • Оптимизированная архитектура для эффективного логического синтеза;
  • Поддержка стандартов ввода/вывода 1.5, 1.8, 2.5 и 3.3В;
  • Высокоскоростное программирование в системе с напряжением питания 1.8В по стандарту IEEE 1532 (JTAG);
  • Конфигурирование «налету» (On The Fly Configuration);
  • Полная поддержка сканирования в соответствии со стандартом IEEE Std 1149.1 (JTAG);
  • Установка на входных цепях ввода триггера Шмидта;
  • Гибкая система синхронизации: возможность применения триггеров, тактируемых фронтом и спадом сигнала синхронизации; делитель тактового сигнала с коэффициентом 2, 4, 6, 8, 10, 12, 14 и 16; методика Cool Clock;
  • Защита системы от копирования;
  • Наличие сигнала тактирования в каждой макро ячейке;
  • Асинхронное тактирование элементов устройства с использованием тактовых сигналов, формируемых внутри логического блока, и четырех глобальных тактовых сигналов, поступающих с выводов кристалла;
  • Широкий выбор различных корпусов (BGA, TQFP, PQFP, PLCC);
  • 1000 циклов перепрограммирования;
  • 20 лет хранения конфигурации.

Проектирование систем на базе CPLD Xilinx осуществляется с помощью средств разработки Xilinx ISE 4.1i, WebFITTER и ISE WebPACK.

Подробную техническую информацию по CPLD Xilinx вы можете посмотреть по ссылке на сайте производителя.

Скачать таблицу "Cемейства ПЛИС CPLD"PDF

Семейства ПЛИС CPLD Семейства ПЛИС CPLD Технические характеристики: Задержка сигнала от входа до выхода 5 нсек; Системная частота до 208МГц; Компактные корпуса (VQFP, TQFP, CSP); Поддержка стандартов ввода 2.5, ...
DMCA.com Protection Status